IIS支持的采样：PCM,44.1k-384K,DSD为DSD64-DSD512，而SPDIF PCM输出最大可达到384K（实际上可以实现768K和1536K输出，但是一方面是当前这么高的码率基本用不上，再者要输出1536K的话还要用到FPGA的PLL），DSD DOP则可以最大输出DSD128。
SPDIF最高可以接收PCM 384K，既然可以接收384K那么DSD128 DOP接收就不是问题了！ SPDIP解码设计最重要的技术是CDR（时钟数据恢复），比如说在数据传输方面的光纤通信，硬盘SATA接口，USB接口等都是要用到这个技术。
SPDIF接收器基本上是一种复杂的逻辑，本板的SPDIF接收器主时钟运行在250MHZ左右！这个频率在FPGA复杂的运算中可以说是非常高了（以和EP4 相同种类的FPGA来说）。
