verilog中取非和取反有什么区别 为什么要

Verilog中取非用!，取反用~。取非!表示运算结果只有0(假)与1(真)两种情况；取反~表示按位取反，结果有多种。举例如下：对于无符号数值13，其二进制为：1101取非运算：!13=0(因为13不为0为真，所以取非后为假)取反运算：!13=!1101=0010=2(对每个二进制位进行取反)